Projet : CAPS - caps

<body bgcolor="#FFFFFF" text="#000000" link="#9944EE" vlink= "#0000FF" alink="#00FF00">  <a name="CHILD_LINKS" id= "CHILD_LINKS"><strong>Sous-sections</strong></a> <ul> <li> <a name="tex2html284" href= "resul_module-17_mn.html#SECTION00061100000000000000" target="main" id="tex2html284"><small>Étude des mécanismes de séquencement</small></a> <ul> <li><a name="tex2html285" href= "resul_module-17_mn.html#SECTION00061110000000000000" target="main" id="tex2html285"><small>Prédicteur de branchements biaisé</small></a></li> <li><a name="tex2html286" href= "resul_module-17_mn.html#SECTION00061120000000000000" target="main" id="tex2html286"><small>Prédiction de branchement plusieurs blocs en avance</small></a></li> <li><a name="tex2html287" href= "resul_module-17_mn.html#SECTION00061130000000000000" target="main" id="tex2html287"><small>Ordonnancement dynamique des instructions</small></a></li> </ul> </li> <li><a name="tex2html288" href= "resul_module-17_mn.html#SECTION00061200000000000000" target="main" id="tex2html288"><small>Multiflot simultané et applications multimédia</small></a></li> <li><a name="tex2html289" href= "resul_module-17_mn.html#SECTION00061300000000000000" target="main" id="tex2html289"><small>Multiflot simultané et exécution spéculative</small></a></li> </ul> <hr /> <h2><a name="SECTION00061000000000000000" id= "SECTION00061000000000000000"></a><a name="processeurs" id= "processeurs"></a><br /> Architecture de processeurs (cf. <a href= "prese_module-2_Toc.html#architectures">2.1</a>)</h2>  <a name="CAPS_resultats_module-17" id= "CAPS_resultats_module-17"></a> <p><br /> <br /> <span class="textbf">Participants :</span> Thierry Lafage, André Seznec, FranÇois Bodin, Romain Dolbeau, Pierre Michaud.<br /> <br /></p> <p><strong>Mots clés :</strong> <i>microprocesseur, Risc, antémémoire, localité, hiérarchie mémoire, prédiction de branchement, multiflots .</i></p> <h3>Résumé :</h3> <div class="ABSTRACT"> <i>Les actions de recherche du projet Caps en architecture de processeurs portent sur les mécanismes de lancement des instructions, en particulier prédiction de branchement et ordonnancement du séquencement ainsi que sur les structures de processeur multiflot simultané.</i> </div> <h3><a name="SECTION00061100000000000000" id= "SECTION00061100000000000000">Étude des mécanismes de séquencement</a></h3><br /> <br /> <span class="textbf">Participants :</span> Pierre Michaud, André Seznec.<br /> <br /> <h4><a name="SECTION00061110000000000000" id= "SECTION00061110000000000000">Prédicteur de branchements biaisé</a></h4> <p>Les performances des microprocesseurs actuels reposent de plus en plus sur les mécanismes de prédiction de branchements dynamiques. Les tables de prédiction des branchements conditionnels sont en général mises en oeuvre sans utiliser d'étiquettes, ce qui entraîne un phénomène d'interférence appelé «aliasing». Comme l'introduction d'associativité dans ces tables nécessiterait la présence d'étiquettes coûteuses, une nouvelle approche pour résoudre le problème de l'«aliasing» de conflit sans utiliser d'étiquettes a été proposée. Le Skewed Branch Predictor est une structure à trois tables : chaque table est indexée avec une fonction différente et la prédiction est fournie par un vote à la majorité. Lorsqu'une prédiction est mauvaise, les trois bancs sont mis à jour. Cette redondance augmente l'aliasing de capacité, mais le compromis entre la réduction de l'aliasing de conflit et l'augmentation de l'aliasing de capacité s'avère bénéfique [<a href= "bibliographie_Toc.html#thesemichaud" target= "contents">8</a>].</p> <h4><a name="SECTION00061120000000000000" id= "SECTION00061120000000000000">Prédiction de branchement plusieurs blocs en avance</a></h4>Pour permettre de réduire le goulot d'étranglement noté sur les processeurs à nombreuses unités fonctionnelles, nous avons proposé en 1996 un mécanisme appelé «multiple-block ahead branch predictor», [<a href="bibliographie_Toc.html#sezjousaimic" target= "contents">11</a>]. Ce mécanisme prédit efficacement les adresses de plusieurs blocs d'instructions en avance. Un mécanisme différent appelé «trace cache» a aussi été proposé en 1996 par l'équipe de Jim Smith (université du Wisconsin) [<a href="bibliographie_Toc.html#Rotenberg96" target= "contents">RBS96</a>]. <p>Nous avons mené une étude afin de mieux comprendre les besoins en débit de chargement d'instructions dans les processeurs superscalaires à exécution non ordonnée [<a href= "bibliographie_Toc.html#IJPP" target="contents">15</a>]. Cette étude a montré que le besoin en débit de chargement d'instructions dépend de la fréquence des mauvaises prédictions de branchements et du parallélisme d'instructions des applications. En particulier, nous avons montré que le besoin en débit de chargement est proportionnel au degré de parallélisme d'instructions dans une fenêtre d'instructions de taille fixe, et qu'il varie également comme la racine carrée de la distance en instructions entre 2 branchements mal prédits successifs. Cette étude permet de mieux comprendre l'impact de nouvelles techniques architecturales comme la prédiction de valeur [<a href= "bibliographie_Toc.html#Lipasti96" target= "contents">LS96b</a>] ou la prédication [<a href= "bibliographie_ct.html#Mahlke94" target= "contents">MHB+94</a>] sur le dimensionnement des mécanismes de chargement d'instructions. En corollaire de cette étude, nous avons constaté l'importance de disposer d'un tampon d'ordonnancement d'instructions dont la taille est du même ordre de grandeur que la distance entre les branchements mal prédits (de quelques dizaines à quelques centaines d'instructions). Cette constatation nous a conduit à orienter nos recherches vers les mécanismes d'ordonnancement dynamique des instructions.</p> <h4><a name="SECTION00061130000000000000" id= "SECTION00061130000000000000">Ordonnancement dynamique des instructions</a></h4> <p>Le problème de l'ordonnancement dynamique des instructions vient de la difficulté de concilier un grand tampon d'ordonnancement avec un temps de cycle court. Nous avons commencé à explorer une nouvelle approche pour résoudre ce dilemme. Cette approche consiste à faire précéder la phase d'ordonnancement par une phase de pré-ordonnancement. Ce pré-ordonnancement est basé sur les dépendances entre instructions et les latences mais ne prend pas en compte les conflits de ressources. Cette phase de pré-ordonnancement produit une approximation de l'ordre d'exécution des instructions, ce qui facilite la tâche de la phase d'ordonnancement. Nos premiers travaux de recherche dans ce domaine nous ont conduit à proposer une mise en oeuvre matérielle basée sur ce principe et à étudier sa viabilité [<a href="bibliographie_Toc.html#HPCA7" target= "contents">21</a>].</p> <h3><a name="SECTION00061200000000000000" id= "SECTION00061200000000000000">Multiflot simultané et applications multimédia</a></h3><br /> <br /> <span class="textbf">Participants :</span> Jonathan Perret, Pierre Michaud, André Seznec.<br /> <br /> <p>Les processeurs multiflot simultané vont devenir dans les prochaines années une brique de base des machines haute performance. Jusqu'à présent, la plupart des études sur le multiflot simultané ont porté sur des flots provenant d'applications distinctes (souvent des "petites" applications). Le comportement du mutiflot simultané a été peu étudié sur des flots provenant d'une même application.</p> <p>Nous menons une étude en collaboration avec le CEA sur le comportement du multiflot simultané sur une application d'indexation et recherche d'images. Cette application grandeur nature "stresse" à la fois les capacités de calcul de la machine et sa hiérarchie mémoire. Le but de l'étude est de déterminer par des simulations comment exploiter au mieux le potentiel du multiflot simultané sur ce type d'application, en introduisant éventuellement de nouveaux supports architecturaux.</p> <h3><a name="SECTION00061300000000000000" id= "SECTION00061300000000000000">Multiflot simultané et exécution spéculative</a></h3><br /> <br /> <span class="textbf">Participants :</span> André Seznec, Romain Dolbeau.<br /> <br /> <p>Parmi les solutions pour exploiter les possibilités d'intégration, le <i>multiflot simultané</i> [<a href= "bibliographie_Toc.html#Eggsim" target="contents">TEL95</a>] est l'une des solutions les plus prometteuses. Disposer de plusieurs flots exécutables simultanément sur une architecture <i>superscalaire</i> doit permettre de maximiser le taux d'utilisation du processeur et donc les performances. Cette approche a d'ailleurs été retenue pour un futur processeur haute perormance de Compaq, l'Alpha 21464. Une étude a été menée pour quantifier le comportement des architectures <i>multiflots simultanés</i> en présence de changements de contexte [<a href= "bibliographie_Toc.html#DOLBEAU" target= "contents">18</a>].</p> <p>Mais le multiflot seul n'apporte aucun bénéfice si la charge de travail du processeur se limite à une application non parallélisée. Une nouvelle voie étudiée est la création de <i>flots spéculatifs</i> appartenant à l'application séquentielle. Ces ``processus spéculatifs'' sont prédits lors de l'exécution (par exemple, les itérations suivantes d'une boucle, le retour d'une procédure lancée <em>avant</em> l'exécution de cette procédure, ...) et commencent leur exécution parallèlement (simultanément) au flot non spéculatif. Les travaux en cours consistent à developper les outils permettant d'étudier le potentiel de gain d'une telle approche : instrumentation des programmes et outils d'étude du parallèlisme potentiel et des dépendances pour les divers flots spéculatifs envisagés.</p> </body>