Projet : EPATR - epatr

<body bgcolor="#FFFFFF" text="#000000" link="#9944EE" vlink= "#0000FF" alink="#00FF00"> <h2><a name="SECTION00067000000000000000" id= "SECTION00067000000000000000">Synthèse de circuits et conception de systèmes matériels/logiciels</a></h2>  <a name="EPATR_resultats_module-22" id= "EPATR_resultats_module-22"></a> <p><a name="circuits" id="circuits"></a></p> <p><br /> <br /> <span class="textbf">Participant :</span> Christophe Wolinski.<br /> <br /></p> <p><strong>Mots clés :</strong> <i>Signal, programmation synchrone, conception conjointe matériel/logiciel, composant matériel, synthèse de circuits, consommation des circuits .</i></p> <h3>Résumé :</h3> <div class="ABSTRACT"> <i>Nous poursuivons notre étude dans le domaine de la synthèse comportementale de circuits digitaux à partir de graphe <small>GHDC</small> (format interne du compilateur Signal). Un graphe <small>GHDC</small> peut être obtenu soit à partir d'applications décrites en langage Signal à la suite d'un processus de compilation, soit à partir de langages impératifs tels que C, HardwareC, <small>VHDL</small> à la suite d'un processus de construction à deux niveaux [<a href= "bibliographie_Toc.html#Wolinski00c" target= "contents">14</a>]. Dans ce graphe, le traitement et le contrÔle sont représentés de faÇon uniforme, ce qui simplifie l'analyse globale. La synthèse est basée sur la transformation formelle du graphe <small>GHDC</small>.</i> </div> <p>Notre attention a porté cette année sur la synthèse de haut niveau.</p> <p>En nous basant sur la méthodologie développée précédemment dans le cadre du projet européen Syrf, concernant la pré-synthèse de haut niveau, nous avons défini toute la chaîne de conception qui permet l'optimisation du processus de génération de circuits au niveau <small>RTL</small>. Dans notre chaîne de conception, la première étape consiste en des pré-traitements classiques en synthèse comportementale, mais également en une utilisation optimale des informations présentes dans la hiérarchie des gardes, par une restructuration du graphe. Dans l'optique d'une exécution spéculative, nous pouvons ainsi augmenter la fréquence d'exécution de certains noeuds de calcul lors du processus d'ordonnancement sous contraintes (réalisé en aval), ce qui permet d'optimiser l'utilisation des ressources physiques. La première étape se termine par la modification du graphe <small>GHDC</small> lié au processus de placement et d'ordonnancement. En outre, on introduit dans le graphe l'information concernant les noeuds spéculatifs et le partage des ressources. Dans l'étape suivante on génère des chemins de données, l'automate de contrÔle et la partie «glue»[<a href="bibliographie_Toc.html#Wolinski00c" target= "contents">14</a>]. Pendant la génération de chemins de données, on minimise le nombre des registres en appliquant un processus de partage des registres à la fois spatial et temporel et on équilibre les calculs sur différentes unités fonctionnelles. L'équilibrage peut par exemple avoir des conséquences non négligeables sur le gradient thermique du circuit. Un algorithme génétique a été élaboré afin de trouver la meilleure assignation. Dès lors que le chemin des données est réalisé, nous pouvons générer l'automate de contrÔle orchestrant l'ensemble. Dans cette phase de génération de circuits, on optimise la fonction de transfert de l'automate. Nous avons démontré que, grâce au calcul des gardes, nous pouvons accéder à des optimisations qu'un synthétiseur classique peut difficilement détecter.</p> <p>Nous avons finalisé cette recherche par la réalisation d'un système complet, CODESIS [<a href= "bibliographie_Toc.html#WolinskiHDR" target= "contents">11</a>,<a href="bibliographie_ct.html#Wolinski00c" target="contents">14</a>,<a href= "bibliographie_ct.html#Wolinski00a" target= "contents">22</a>,<a href="bibliographie_ct.html#Wolinski00b" target="contents">23</a>].</p> </body>