Précédent : Production d'automates à partir de Remonter : Actions de recherche Suivant : Vérification par représentation implicite et
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Participants : Amar Bouali, Michel Bourdellès, Eric Madelaine, Annie Ressouche, Valérie Roy, Robert de Simone
Mots-clés : spécification formelle, vérification de programme, sûreté, concurrence, synchronisation, parallélisme asynchrone, parallélisme synchrone, automate, bisimulation, abstraction, observation, diagramme de décision binaire, protocole de communication, système embarqué, système distribué
Nos outils de vérification sont basés sur des techniques d'analyse des processus réactifs communicants par leurs modèles, dans le cas d'états finis. La prise en compte exhaustive des configurations possibles réclame l'invention de méthodes et d'algorithmes permettant de combattre la complexité combinatoire inhérente.
Les processus modélisés peuvent être synchrones (ESTEREL ) ou asynchrones (CCS, LOTOS ) ; les méthodes de représentation d'états peuvent être explicites (énumération) ou implicites (« Binary Decision Diagrams »). Nos outils couvrent désormais tous ces cas. L'approche est centrée sur des méthodes algorithmiques de réduction (par abstraction, observation, quotient ...), complémentant d'autres approches de type « model-checking » sur des logiques temporelles.
Les développements logiciels sont basés sur des formats communs de représentation de systèmes, permettant la conception et l'ajout rapide de nouveaux modules de vérification. Les manipulations symboliques utilisent la bibliothèque BDD TIGER.